Synopsys System Verilog驗(yàn)證培訓(xùn)大綱
邏輯設(shè)計(jì)理論
Verilog語言
VHDL語言
數(shù)字電路驗(yàn)證
設(shè)計(jì)綜合(synthesys)
掃描鏈生成
仿真測(cè)試
靜態(tài)時(shí)序分析(STA)
數(shù)字前端全流程設(shè)計(jì)工具
相關(guān)工藝庫文件計(jì)算機(jī)操作系統(tǒng)UNIX應(yīng)用;
數(shù)字電路邏輯設(shè)計(jì);
硬件描述語言HDL和邏輯綜合初步;
集成電路設(shè)計(jì)導(dǎo)論及流程;
半導(dǎo)體器件原理及集成電路概論;
CMOS VLSI設(shè)計(jì)原理;
數(shù)字系統(tǒng)設(shè)計(jì)與FPGA現(xiàn)成集成;
可測(cè)性設(shè)計(jì);
RTL驗(yàn)證;
靜態(tài)時(shí)序分析(STA);
邏輯綜合(Logic Synthesis);
可測(cè)性設(shè)計(jì)(DFT);
IP Based設(shè)計(jì);
軟硬件協(xié)同設(shè)計(jì)仿真;
Matlab系統(tǒng)設(shè)計(jì)
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