集成電路IC電磁兼容設(shè)計(jì)培訓(xùn)大綱
集成電路EMC技術(shù)概論
何謂集成電路EMC設(shè)計(jì)
集成電路EMC標(biāo)準(zhǔn)與規(guī)范
EMC的效費(fèi)比-EMC介入時(shí)間與成本的關(guān)系
電磁兼容設(shè)計(jì)與抗電磁騷擾的區(qū)別
集成電路的EMC設(shè)計(jì)管理
IC版圖設(shè)計(jì)中的EMC/EMI問題
版圖設(shè)計(jì)
版圖舉例
IC版圖EMC設(shè)計(jì)
減小版圖互連線路走線的阻抗
版圖布局和布線的準(zhǔn)則:
版圖中電源網(wǎng)格/地線網(wǎng)格,電源總線/信號(hào)總線和接地設(shè)計(jì)準(zhǔn)則
層次化結(jié)構(gòu)和多金屬層設(shè)計(jì)與應(yīng)用/金屬距離和密度
ESD電路分析
IC地線設(shè)計(jì)
接地系統(tǒng)
IC中的接地
IC中的屏蔽設(shè)計(jì)
屏蔽材料與厚度的選擇和屏蔽效能的計(jì)算
IC中的屏蔽
濾波設(shè)計(jì)
濾波器的種類
如何選擇濾波器的網(wǎng)絡(luò)結(jié)構(gòu)
如何計(jì)算濾波器的插入損耗與頻率特性
成功IC版圖舉例
電源電壓檢測(cè)電路版圖設(shè)計(jì)
利用CADENCE IC Craftsman自動(dòng)布局布線
SuperV芯片的版圖優(yōu)化
Ledit版圖設(shè)計(jì)軟件
門級(jí)ASIC的分層物理設(shè)計(jì)
集成電路設(shè)計(jì)軟件
Cadence RF設(shè)計(jì)Kits(錦囊)
CADENCE:SiP IC設(shè)計(jì)主流化
用于 RFIC設(shè)計(jì)的Calibre驗(yàn)證
LCoS(Liquid-Crystal-On-Silicon) 顯示芯片
CMOS 器件版圖 DUMMY 圖形
掌握IC封裝特性抑制EMI
DIP
芯片載體封裝
方型扁平封裝(Quad Flat Package)
BGA封裝
CSP封裝
裸芯片組裝
倒裝芯片(Flip Chip)(簡(jiǎn)稱:FC)
多芯片模塊
系統(tǒng)芯片(SOC)
集成電路EMC標(biāo)準(zhǔn)與試驗(yàn)方法
IEC62132標(biāo)準(zhǔn)試驗(yàn)方法:
IEC61967標(biāo)準(zhǔn)試驗(yàn)方法: |